供应FPGA配置存储器EPC4QC100

在每个周期内都被时钟锁定到FPGA中。与传统方案相比，这些配置方案大大缩短了配置时间。此外，EPC设备具有动态配置或页面模式特性。该特性允许您使用配置内存中存储的新映像动态地重新配置系统中的所有FPGAs。多达8种不同的系统配置或页面可以存储在内存中，并使用PGM[2..]0]。您的系统可以通过选择八个页面之一并启动一个重新配置周期来动态地重新配置。此页面模式功能与外部flash接口相结合，允许远程和本地更新系统配置数据。EPC设备符合分层设备的远程系统配置特点。其他用户可编程的特性包括:?配置数据的实时压缩?可编程Flash ISP配置时钟(DCLK)??可编程运动延迟(PORSEL)相关信息?PCN0506:英特尔的闪存作为EPC4源，EPC8，和EPC16增强EPC装置，配置设备提供了更多信息请参阅PCN0506:英特尔的闪存作为?Stratix设备手册。FPGA配置FPGA配置由配置控制器芯片管理。该过程包括从闪存中读取配置数据、对配置数据进行解压、使用适当的数据[]引脚传输配置数据以及处理错误条件。POR之后，控制器通过从闪存中读取其选项位来确定用户定义的配置选项。这些选项包括配置方案、配置时钟速度、解压和配置页面设置。选项位存储在flash地址位置0x8000(单词地址)，占用512位或32个单词的内存。这些选项位使用内部flash接口和默认的10mhz内部振荡器读取。配置控制器芯片获取配置设置后，通过监控nSTATUS和con_done信号，检查FPGA是否准备好接受配置数据。当FPGA就绪(nSTATUS高con_done低)时，控制器开始使用DCLK和data[]输出引脚进行数据传输。控制器通过采样FPGA的PGM来选择要传输到FPGA的配置页[2.]0] POR或复位后引脚。配置单元的功能是根据配置方案将解压后的数据传输到FPGA。EPC设备支持四种并发配置模式，n = 1、2、4或8(其中n是每个DCLK周期对数据[n]信号发送的比特数)。值n = 1对应于传统的PS配置方案。n = 2、4和8分别对应于2、4或8个不同PS配置链的并发配置。此外，FPGA可以配置为FPP模式，其中每个DCLK周期有8位数据被锁定在FPGA中